Z2RAM、ゲルシンガー氏が出資するメモリー壁対策の新技術

インテルの前CEO、パット・ゲルシンガー氏が、スタートアップNagare Labsの新型メモリー技術「Z2RAM」に投資している。SRAM級の帯域幅、DRAMに近い密度、NANDのような積層を併せ持つとうたうが、いずれも同社の目標と主張であり、製品の実測値ではない。

「メモリーの壁」とは

AIアクセラレーターの演算性能は伸び続けているが、課題は計算そのものよりデータを間に合うように届けることに移っている。過去30年でピーク演算性能は年平均約70%伸びた一方、メモリー帯域は年約20%にとどまる。この差が「メモリーの壁」で、演算器の能力の一部が使われないまま残る。

生成AIでは大量のパラメーターをメモリーと演算器の間で絶えず移動させるため、遅延や消費電力の負担が大きい。Nagare Labsは、HBMから値を取り出すエネルギーが、その値に演算する場合の約1000倍に達し得ると説明している。これは同社の主張だ。

Z2RAMの仕組み

同社はジョージア工科大学発のスピンオフで、共同創業者はスマン・ダッタ教授とシメン・ユー教授。ダッタ氏はインテルが採用したHigh-k/Metal GateやTri-Gateトランジスターに関わり、ユー氏はオープンソースのシミュレーター「NeuroSim」を開発した。

従来のDRAMセルはトランジスター1個とコンデンサーで構成され、読み出しで内容が壊れるため再書き込みが必要になる。Z2RAMはコンデンサーを持たず、2個のトランジスターで構成する。電荷は2個目のゲート容量に蓄えられ、読み出しは非破壊となり、遅延の抑制につながるという。

酸化物半導体を基盤とし、メモリー層をアクセラレーターの真上に直接重ねる設計で、インターポーザーは使わないと同社は説明する。垂直配線によりデータの移動距離はミリメートルからマイクロメートルになる。転送エネルギーは1ビットあたり1ピコジュールを大きく下回る目標だ。

目標値と今後

第1世代は6層で、SRAMの5倍の密度を狙う。64MBのSRAMタイルと同じ面積に約320MBを収められ、帯域はSRAM並みとされる。ロードマップでは100層超を目指す。

AMDの3D V-Cacheと同様に高速メモリーをロジックの近くに置く発想だが、規模ははるかに大きい。主張がシリコン上で実証されるかが焦点となる。