ハードウェア2026/11/11 10:50 UTC·2 分で読めます

AMD、Epyc X復活 Venice-Xは96コア・5.3GHzで2027年後半に登場

AMDがキャッシュ重視のEpyc Xを3年ぶりに復活。Venice-Xは最大96コア、L3 1GB超、5.3GHzだが、出荷は2027年後半になる。

Close-up of an AMD Epyc server processor with stacked cache chiplets on a dark background. — 画像: theregister

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AMDは、3D V-Cacheを採用したキャッシュ重視のサーバー向けCPU「Epyc X」シリーズを3年ぶりに復活させる。次世代の「Venice-X」は最大96コア、1ソケットあたり1GB超のL3キャッシュ、最大5.3GHzの動作クロックを備える。ただし出荷開始は2027年後半の見込みだ。

狙いはEDAとHPC

今年のCESで予告されていた製品で、数値流体力学(CFD)や電子設計自動化(EDA)など、レイテンシーに敏感な技術・科学計算が主な対象となる。AMD自身も機能検証などでXシリーズを多用している。AMD Fellowのフィル・スタインケ氏によると、モデルの多くをキャッシュに置くことで、CPUコアがメモリとのデータ往復を待つ時間が短くなる。

構成は、最大8個のCPUダイそれぞれに96MBのSRAMタイルを接合し、ダイあたりL3は144MB、ソケット合計で1,152MBとなる。コア数とキャッシュ容量は先代Genoa-Xと同じだが、クロックはGenoa-Xの3.7GHzから5.3GHzへ大きく向上した。

クロックとキャッシュの両立

MilanやGenoaの世代では、高クロックか3D V-Cacheかの二者択一だった。SRAMをコンピュートダイの上に積むと熱がこもり、ブーストクロックが制限されたためだ。Zen 5世代でAMDはSRAMタイルをスタックの下側へ移し、高温でも長く高速に動作できるようにした。この恩恵はRyzen 9000で先に提供されており、Epycに載るのはVenice-Xが初めてとなる。

AMDでコンピュート・エンタープライズAI事業を率いるマドゥ・ランガラジャン氏は、トレードオフがなくなることで、HPC分野での採用は過去の世代より大きく広がるとみる。Turin世代にXがなかったのは意図的で、企業向けHPC市場の製品サイクルが比較的ゆっくりしているためだという。通常のVeniceのコアを無効化してコアあたりのキャッシュを増やす手もあるが、その場合の最大クロックは4.1GHzにとどまると同氏は説明した。