Neowine brevette une méthode pour améliorer le rendement des HBM

Le principe du brevet

Neowine prévoit dès le départ plus de TSV que nécessaire et contourne simplement ceux qui échouent. La méthode classique consiste à intégrer dans chaque puce DRAM des TSV de rechange (RTSV) et des circuits multiplexeurs. Selon l'entreprise, cela agrandit la puce, complique le procédé des cellules mémoire et cumule le retard de signal RC d'une couche à l'autre, ce qui ralentit le fonctionnement.

Neowine concentre au contraire les commutateurs qui choisissent la voie utilisée dans la seule puce de base (buffer die), située en bas de la pile. Les puces DRAM restent inchangées, ce qui limite la surface et la charge de fabrication, tandis que le contrôle des signaux est assuré par le procédé logique fin de la puce de base. Davantage de voies de secours permet aussi de gérer des défauts multiples, comme le court-circuit de deux lignes voisines. Le rendement de la HBM, généralement de 30 à 70 %, pourrait atteindre jusqu'à 99 %, d'après la société.

Une arrivée bien synchronisée avec la HBM4

À partir de la sixième génération (HBM4), les voies d'entrée-sortie passent de 1 024 à 2 048, ce qui accroît fortement la densité de TSV. Parallèlement, les fabricants de mémoire basculent la puce de base de leurs procédés DRAM vers les procédés logiques de pointe des fonderies, ce qui facilite l'intégration de la logique de commutation. Le PDG Lee Hyo-seung estime que cette évolution coïncide bien avec l'approche brevetée.