Neowine patenta un método para mejorar el rendimiento de la HBM

Cómo funciona la patente

Neowine prevé desde el principio más TSV de los necesarios y simplemente evita los que fallan. El método habitual inserta en cada chip DRAM TSV de reserva (RTSV) y circuitos multiplexores. Según la empresa, esto agranda el chip, complica el proceso de las celdas de memoria y acumula el retardo de señal RC capa tras capa, lo que reduce la velocidad.

La propuesta de Neowine concentra los conmutadores que eligen la vía en un único lugar: el chip base (buffer die), situado en la parte inferior. Los chips DRAM no cambian, lo que limita la superficie y la carga del proceso, y el control de señales lo realiza el proceso lógico fino del chip base. Con más vías de reserva también se pueden afrontar fallos múltiples, como el cortocircuito entre dos líneas contiguas. La compañía afirma que el rendimiento de la HBM, que suele rondar entre el 30 % y el 70 %, podría llegar hasta el 99 %.

Sintonía con la HBM4

Desde la sexta generación (HBM4), las vías de entrada y salida pasan de 1.024 a 2.048, lo que dispara la densidad de TSV. A la vez, los fabricantes de memoria están trasladando el chip base de sus procesos DRAM a los procesos lógicos avanzados de las fundiciones, lo que facilita concentrar la lógica de conmutación. El consejero delegado, Lee Hyo-seung, sostiene que esa tendencia encaja bien en el tiempo con su patente.