AMD Epyc Venice-X: 3D V-Cache kehrt mit 5,3 GHz zurück
Nach drei Jahren Pause bringt AMD die cachestarken Epyc-X-Chips zurück: Venice-X bietet bis zu 96 Kerne, über 1 GB L3-Cache und 5,3 GHz, erscheint aber erst Ende 2027.
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giftdetect· das passende Geschenk in MinutenAMD belebt seine cachestarken Epyc-X-Prozessoren wieder. Die für HPC ausgelegten Venice-X-Modelle bieten bis zu 96 Kerne und verdreifachen mit der 3D-V-Cache-Stapeltechnik die L3-Cache-Dichte auf mehr als ein Gigabyte pro Sockel. Bis zur Auslieferung dauert es jedoch: AMD rechnet mit einem Start in der zweiten Jahreshälfte 2027.
Die auf der CES zu Jahresbeginn angeteaserten Chips zielen auf latenzempfindliche technisch-wissenschaftliche Anwendungen wie numerische Strömungssimulation und Electronic Design Automation (EDA). AMD setzt X-Epycs selbst für EDA-Aufgaben wie die funktionale Verifikation ein, bei der Silizium simuliert wird, um sein Sollverhalten zu prüfen. Laut AMD Fellow Phil Steinke müssen die Kerne weniger auf Daten aus dem Arbeitsspeicher warten, wenn mehr vom Modell im Cache liegt.
Gleicher Cache, deutlich höhere Takte
Jeder der bis zu acht CPU-Dies sitzt auf einer 96-MB-SRAM-Kachel. Das ergibt 144 MB L3 pro Chiplet und 1.152 MB pro Sockel, genau wie bei den abgelösten Genoa-X-Modellen. Der Unterschied liegt im Takt: Venice-X erreicht 5,3 GHz, Genoa-X nur 3,7 GHz.
Möglich macht das die Aufbautechnik. Früher lag der SRAM oben auf dem Compute-Chiplet, staute Wärme und begrenzte den Boost-Takt. Mit Zen 5 verlegte AMD die SRAM-Kachel unter das Compute-Die, sodass die Chips heißer und länger schneller laufen können. Spieler profitierten zuerst bei den Ryzen-9000-Prozessoren, bei Epyc kommt dies erst jetzt an.
Madhu Rangarajan, der bei AMD das Geschäft mit Compute- und Enterprise-KI-Produkten leitet, sagt, Kunden hätten bisher zwischen hoher Frequenz und 3D V-Cache wählen müssen. Er erwartet, dass Venice-X im HPC-Bereich deutlich breiter eingesetzt wird als frühere Generationen.
Warum die lange Pause
Die bisher letzten X-Modelle erschienen 2023; in der fünften Epyc-Generation Ende 2024 gab es kein Turin-X. Laut Rangarajan war das Absicht: Der Enterprise-HPC-Markt tickt langsamer, daher gibt es nicht in jeder Generation ein X-Modell.
Theoretisch hätte AMD beim 256-Kern-Venice Kerne deaktivieren können, um ein ähnliches Verhältnis von Cache zu Kern zu erreichen, wie beim Epyc 9175F mit 16 Kernen und 512 MB Cache. Dann läge die maximale Frequenz aber bei 4,1 statt 5,3 GHz, so Rangarajan. „Zum ersten Mal bekommt man den größeren L3 in unserem Modell mit der höchsten Frequenz.“
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