Z2RAM : Pat Gelsinger mise sur une mémoire contre le mur mémoire

Pat Gelsinger, ancien dirigeant d'Intel, investit dans une technologie censée lever l'un des principaux goulets d'étranglement de l'informatique actuelle : acheminer les données assez vite vers les processeurs. Baptisée Z2RAM et développée par la start-up Nagare Labs, elle associe, sur le papier, la vitesse de la SRAM, une densité proche de la DRAM et l'empilement vertical de la NAND. Pour l'instant, l'essentiel tient en trois mots : « sur le papier ».

Le mur mémoire

Les processeurs et accélérateurs d'IA gagnent en vitesse, mais la mémoire peine à suivre. Depuis trente ans, la puissance de calcul de crête progresse en moyenne de 70 % par an, contre environ 20 % pour la bande passante mémoire. Les unités de calcul passent donc du temps à attendre les données.

L'IA générative aggrave le phénomène : les grands modèles déplacent sans cesse d'énormes volumes de paramètres entre la mémoire et les unités d'exécution, au prix de latence et d'énergie. Nagare Labs affirme que lire une valeur dans la HBM peut consommer environ mille fois plus d'énergie que l'opération effectuée dessus. Ce chiffre vient d'une entreprise qui promeut une alternative : il s'agit d'une déclaration de constructeur.

Ce que promet la Z2RAM

Nagare Labs est une émanation de Georgia Tech, cofondée par les professeurs Suman Datta et Shimeng Yu. Le premier a contribué aux transistors High-k/Metal Gate et Tri-Gate utilisés par Intel ; le second a créé NeuroSim, simulateur open source d'architectures mémoire.

Une cellule SRAM classique exige six transistors par bit, ce qui occupe beaucoup de silicium. La DRAM est plus dense, mais moins rapide. La Z2RAM supprime le condensateur physique et utilise deux transistors, la charge étant stockée dans la capacité de grille du second. La lecture n'est plus destructive, ce qui doit réduire la latence. La technologie repose sur des semi-conducteurs à oxydes, avec des couches de mémoire empilées directement au-dessus de l'accélérateur, sans interposeur. Les connexions verticales couvriraient toute la surface : les données parcourraient des micromètres plutôt que des millimètres. L'objectif d'énergie de transfert est nettement inférieur à un picojoule par bit.

La première génération vise une densité cinq fois supérieure à la SRAM avec six couches, et la feuille de route dépasse 100 couches. Sur la surface d'une tuile SRAM de 64 Mo, la Z2RAM pourrait loger environ 320 Mo, avec une bande passante comparable, selon l'entreprise. L'esprit rappelle le 3D V-Cache d'AMD, avec une ambition bien supérieure.

Ces chiffres sont des objectifs, pas les caractéristiques d'un produit commercialisé. Reste à prouver que la Z2RAM peut être produite à un coût compétitif.